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ARM Neoverse V2 微架构评测
背景
ARM Neoverse V2 是目前（2024 年）在服务器上能用到的最新的 ARM 公版核平台（AWS Graviton 4），测试一下这个微架构在各个方面的表现。
IBM z15 Mainframe CPU 分支预测器学习笔记
背景
ISCA 2020 的一篇文章 The IBM z15 High Frequency Mainframe Branch Predictor Industrial Product 非常详细地解析了 IBM z15 Mainframe CPU 的分支预测器设计。本文是对这篇论文的学习和整理的笔记。
三星 Exynos CPU 微架构学习笔记
背景
ISCA 2020 的一篇文章 Evolution of the Samsung Exynos CPU Microarchitecture 非常详细地解析了三星 Exynos 自研 CPU 微架构的演进历史。本文是对这篇论文的学习和整理的笔记。
Qualcomm Oryon 微架构评测
背景
最近借到一台 Surface Laptop 7 可以拿来折腾，它用的是高通 Snapdragon X Elite 处理器，借此机会测试一下这个微架构在各个方面的表现。
分支预测的 2-taken 和 2-ahead
背景
随着 Zen 5 的推出，更多 Zen5 的架构设计细节被公开，可以看到 Zen 5 前端出现了令人瞩目的变化：引入了 2-taken, 2-ahead 分支预测的设计。这是什么意思？它架构上是怎么实现的？可以带来哪些性能提升？
在 Surface Laptop 7 上运行 Debian Linux
背景
最近借到一台 Surface Laptop 7 可以拿来折腾，它用的是高通 Snapdragon X Elite 处理器，跑的是 Windows on Arm 系统。但作为 Linux 用户，肯定不满足于 WSL，而要裸机上安装 Linux。由于这个机器太新，所以安装的过程遇到了很多坎坷。
VIPT 与缓存大小和页表大小的关系
VIPT（Virtual Index Physical Tag）是 L1 数据缓存常用的技术，利用了虚拟地址和物理地址的 Index 相同的特性，得以优化 L1 数据缓存的读取。但是 VIPT 的使用，与页表大小和 L1 数据缓存大小都有关系。这篇博客探讨一下，VIPT 技术背后的一些问题。
Apple 处理器
本文记录了 Apple 各处理器的参数。
LoongArch 处理器
整理市面上的 LoongArch 处理器以及相关产品。
使用 JLink 操作 SPI NOR Flash
背景
最近设计了一款 PMOD SPI NOR Flash 扩展板，搭载了 W25Q128 SPI NOR Flash 芯片。在 jlc 生产回来以后，通过 JLink 连接到电脑上进行测试，看看是否可以用 JLink 操作 SPI NOR Flash。
在 LiteX 中使用 UART over JTAG
背景
在给 Alinx AX7021 适配 LiteX 的时候，遇到一个问题：PL 上没有连接串口，只有 PS 连接了串口，如果用 RISC-V 软核的话，就会面临无串口可用的情况，除非在扩展 IO 上自己定义一个串口。
因此研究了一下 LiteX 自带的 UART over JTAG 功能，在 Alinx AX7021 中调试出来了。
DRAM 的拓扑和训练
本文的内容已经整合到知识库中。
DRAM Training
DRAM 一直有一个比较麻烦的初始化过程，就是 DRAM Training，其中很重要的一步就是计算出各个数据线相对于时钟的偏移（skew）。这个偏移是怎么来的呢？
我们知道，对于 SRAM，如果想要更多的位宽，只需要把地址线和控制信号连接到多个 SRAM 上，然后把 SRAM 的数据信号并行连接到 FPGA 上就可以了，但是前提是要尽量保证等长，否则一样有偏移的问题。DRAM 也是采用类似的方法进行扩展的，但是 DRAM 通常需要并行连接很多个芯片，例如 8 个 x8 的芯片的合并成一个 64 位的 DDR SDRAM。此时数据线依然是并行连接，但是地址线和控制信号就出现了走线困难：很难在那么小的空间里，等长地把地址和控制信号分布到各个芯片上，而且还有信号完整性的问题。
在 Arty A7 上用 LiteX 和 VexRiscv 跑 Linux
Arty A7 是一款 Digilent 出品的 FPGA 开发板，为了在它上面跑 Linux，可以用 LiteX 生成由 VexRiscv 作为 RISC-V 核心的 SoC，最后可以在开发板上把 Linux 跑起来。
firtool 尝试
背景
Chisel 3.6 很快就要发布了（目前最新版本是 3.6.0-RC2），这个大版本的主要更新内容就是引入了 CIRCT 的 firtool 作为 FIRRTL 到 Verilog 的转换流程：
The primary change in Chisel v3.6.0 is the transition from the Scala FIRRTL
Compiler to the new MLIR FIRRTL Compiler. This will have a minimal impact on
typical Chisel user APIs but a large impact on custom compiler flows. For
more information, please see the ROADMAP.
因此提前测试一下 firtool，看看其和 Scala FIRRTL Compiler 有哪些区别，是否有更好的输出。
单核处理器的协同仿真
背景
今年的龙芯杯又开始报名了，我来写一篇关于协同仿真（cosim）的博客蹭蹭热度。下面的内容参考了一些已有的协同仿真的框架，例如 ibex co-sim 和 OpenXiangShan/difftest。